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    • 专利摘要:
    一種半導體記憶體裝置包括一第一開關、一第二開關及一控制單元。該第一開關將一第一位元線及一感測放大器彼此耦合/隔開，以回應一第一位元線隔開信號。該第二開關將一第二位元線及該感測放大器彼此耦合，以回應一第二位元線隔開信號。該控制單元為一刷新操作產生一位元線隔開信號，其致能期間較該第二位元線隔開信號之致能期間短，並在該刷新操作中，為該刷新操作提供其所產生的位元線隔開信號給該第二開關。
    公开号:TW201322256A
    申请号:TW101123916
    申请日:2012-07-03
    公开日:2013-06-01
    发明作者:So-Jeong Kim
    申请人:Sk Hynix Inc；
    IPC主号:G11C11-00
    专利说明:
    半導體記憶體裝置
    本發明一般係關於半導體積體電路，尤其係關於半導體記憶體裝置。
    半導體記憶體裝置指稱一種裝置，其可以儲存資料並輸出該所儲存資料以回應來自一控制器的要求。更具體而言，舉例來說該半導體記憶體裝置使用一個電晶體及一個電容器作為單元單體來儲存資料。
    由於已習知的半導體記憶體裝置諸如動態隨機存取記憶體(DRAM,Dynamic Random Access Memory)使用一電容器之充電/放電來儲存資料，故該電容器應在每個預定時間重新充電。在此例中，在每個預定時間重新充電之操作指稱為一刷新(refresh)操作。
    於文中說明在一刷新操作中能夠減少電流消耗的半導體記憶體裝置。
    在本發明之一個具體實施例中，一半導體記憶體裝置包括一第一開關，其配置成將一位元線及一感測放大器彼此連接/隔開，以回應一第一位元線隔開信號；一第二開關，其配置成將一位元線桿及該感測放大器彼此連接，以回應一第二位元線隔開信號；以及一控制單元，其配置成為刷新產生一位元線隔開信號，其致能(enable)期間較該第二位元線隔開信號之致能期間短，並在一刷新操作中提供為刷新所產生的位元線隔開信號給該第二開關。
    在本發明之另一具體實施例中，一半導體記憶體裝置包括一位元線、一位元線桿(bar)、一感測放大器及一控制單元，其配置成在一刷新操作中，在該感測放大器啟用(activated)的期間，將從該位元線及該位元線桿選擇的一者連接至該感測放大器，並在較該感測放大器啟用期間短的期間，將從該位元線及該位元線桿選擇的另一者連接至該感測放大器。
    在本發明之又另一具體實施例中，一半導體記憶體裝置包括一第一位元線，其配置成當一第一字元線致能時，提供一第一基墊(mat)之資料；一第二位元線，其配置成當一第二字元線致能時，提供一第二基墊之資料；一感測放大器，其配置成感測並放大該第一位元線之電壓位準和該第二位元線之電壓位準，以回應一感測放大器致能信號；一第一開關，其配置成當一第一位元線隔開信號致能時，將該第一位元線及該感測放大器彼此連接；一第二開關，其配置成當一第二位元線隔開信號致能時，將該第二位元線及該感測放大器彼此連接；以及一控制單元，其配置成在一刷新操作中，抑止(disable)該第一位元線隔開信號和該第二位元線隔開信號，直到該字元線致能且該感測放大器致能信號致能，且當該感測放大器致能信號致能時，致能該第一位元線隔開信號和該第二位元線隔開信號，而在一預定時間消逝之後，抑止已致能的第二位元線隔開信號，以及當該感測放大器致能信號抑止時，致能該第二位元線隔開信號。
    在本發明之又另一具體實施例中，半導體積體電路包括一線，其配置成傳輸一信號；一放大單元，其配置成在一致能信號之一致能期間，感測並放大一輸入電壓；一開關，其配置成當一控制信號致能時，將該線之一電壓作為該輸入電壓輸入至該放大單元，以及當該控制信號抑止時，避免該線之電壓輸入至該放大單元；以及一控制單元，其配置成在一具體操作模式中，當該致能信號致能時，致能該控制信號，並產生該控制信號，其致能期間較該致能信號之致能期間短。
    以下，根據本發明的半導體記憶體裝置將經由示例性具體實施例參照所附圖式進行說明。
    第1圖及第2圖係包括用於一刷新操作的一組態(configuration)之半導體記憶體裝置之組態及時序圖。
    該半導體記憶體裝置包括一第一基墊10、一第二基墊20、一感測放大器30、一第一開關40及一第二開關50。
    該第一基墊10包括用於儲存資料的一第一記憶體單體11。該第一記憶體單體11包括一第一電晶體N1及一第一電容器C1。一第一字元線WL0連接至該第一電晶體N1之閘極，一位元線BL連接至該第一電晶體N1之汲極，且該第一電容器C1之一端連接至該第一電晶體N1之源極。一單體板電壓VCP施加於該第一電容器C1之另一端。在此例中，該第一基墊10包括複數個記憶體單體。
    該第二基墊20包括用於儲存資料的一第二記憶體單體21。該第二記憶體單體21包括一第二電晶體N2及一第二電容器C2。一第二字元線WL1連接至該第二電晶體N2之閘極，一位元線桿BLb連接至該第二電晶體N2之汲極，且該第二電容器C2之一端連接至該第二電晶體N2之源極。該單體板電壓VCP施加於該第二電容器C2之另一端。在此例中，該第二基墊20可以包括複數個記憶體單體。
    該感測放大器30感測並放大該位元線BL之電壓位準及該位元線桿BLb之電壓位準。
    若一第一位元線隔開信號BISH致能，則該第一開關40將該位元線BL及該感測放大器30彼此連接。該第一開關40包括一第三電晶體N3。該第一位元線隔開信號BISH輸入至該第三電晶體N3之閘極，該位元線BL連接至該第三電晶體N3之汲極，且該感測放大器30連接至該第三電晶體N3之源極。
    若一第二位元線隔開信號BISL致能，則該第二開關50將該位元線桿BLb及該感測放大器30彼此連接。該第二開關50包括一第四電晶體N4。該第二位元線隔開信號BISL輸入至該第四電晶體N4之閘極，該位元線桿BLb連接至該第四電晶體N4之汲極，且該感測放大器30連接至該第四電晶體N4之源極。
    將進行說明如以上所說明而配置的半導體記憶體裝置之一刷新操作。
    在該刷新操作中，該第一字元線WL0致能，使得該第一記憶體單體11之一電壓位準提供給該位元線BL。
    若該第一字元線WL0致能，則該第一位元線隔開信號BISH和該第二位元線隔開信號BISL同時在一預定時間抑止。亦即，該第一位元線隔開信號BISH和該第二位元線隔開信號BISL抑止，使得該位元線BL及該位元線桿BLb之負載(loading)藉由將該位元線BL及該位元線桿BLb自該感測放大器30隔開而減少。
    若該第一位元線隔開信號BISH和該第二位元線隔開信號BISL致能，則該位元線BL及該位元線桿BLb連接至該感測放大器30。在此例中，一感測放大器致能信號SA_en致能，且該感測放大器30啟用。
    已啟用的感測放大器30各別將該位元線BL及該位元線桿BLb放大至一核心電壓Vcore(未顯示)及一接地電壓VSS(未顯示)。在此例中，該感測放大器30之操作電壓具有該核心電壓Vcore及該接地電壓VSS。
    該感測放大器30將該位元線BL及該位元線桿BLb之一者放大至該核心電壓Vcore，並將該位元線BL及該位元線桿BLb之另一者放大至該接地電壓VSS。舉例來說，該位元線BL放大至該核心電壓Vcore之一位準，且該位元線桿BLb放大至該接地電壓VSS之一位準。在此例中，放大至該接地電壓VSS之位準的位元線桿BLb，較放大至該核心電壓Vcore之位準的位元線BL快放大。
    雖然該位元線桿BLb較該位元線BL快放大，但該位元線桿BLb如該位元線BL放大相同時間，故因此，該位元線桿BLb之電流消耗增加。
    如在第1圖中所例示，根據本發明之一具體實施例的半導體記憶體裝置包括一第一基墊10、一第二基墊20、一感測放大器30、一第一開關40及一第二開關50，且如在第3圖中所例示，更包括一控制單元300，其用於提供一信號給該第二開關50。
    該第一基墊10包括用於儲存資料的一第一記憶體單體11。該第一記憶體單體11包括一第一電晶體N1及一第一電容器C1。一第一字元線WL0耦合於該第一電晶體N1之閘極，一位元線BL耦合於該第一電晶體N1之汲極，且該第一電容器C1之一端耦合於該第一電晶體N1之源極。一單體板電壓VCP施加於該第一電容器C1之另一端。在此例中，該第一基墊10可包括複數個記憶體單體。
    該第二基墊20包括用於儲存資料的一第二記憶體單體21。該第二記憶體單體21包括一第二電晶體N2及一第二電容器C2。一第二字元線WL1耦合於該第二電晶體N2之閘極，一位元線桿BLb耦合於該第二電晶體N2之汲極，且該第二電容器C2之一端耦合於該第二電晶體N2之源極。該單體板電壓VCP施加於該第二電容器C2之另一端。在此例中，該第二基墊20可以包括複數個記憶體單體。
    該感測放大器30感測並放大該位元線BL之電壓位準及該位元線桿BLb之電壓位準。
    若一第一位元線隔開信號BISH致能，則該第一開關40將該位元線BL及該感測放大器30彼此耦合。該第一開關40包括一第三電晶體N3。該第一位元線隔開信號BISH輸入至該第三電晶體N3之閘極，該位元線BL耦合於該第三電晶體N3之汲極，且該感測放大器30耦合於該第三電晶體N3之源極。
    該第二開關50將該位元線桿BLb及該感測放大器30彼此耦合並隔開，以回應該控制單元300之輸出。該第二開關50包括一第四電晶體N4。該控制單元300之輸出輸入至該第四電晶體N4之閘極，該位元線桿BLb耦合於該第四電晶體N4之汲極，且該感測放大器30耦合於該第四電晶體N4之源極。
    在一刷新操作中，該控制單元300在該感測放大器30啟用的期間，將該位元線BL及該位元線桿BLb之一者耦合於該感測放大器30，並在較該感測放大器30啟用期間短的期間，將該位元線BL及該位元線桿BLb之另一者耦合於該感測放大器30。舉例來說，在該刷新操作中，該控制單元300從該第一字元線WL0致能的時間，至一感測放大器致能信號SA_en致能的時間，為該刷新操作抑止一位元線隔開信號BISL_ref。若該感測放大器致能信號SA_en致能，則該控制單元300為該刷新操作致能該位元線隔開信號BISL_ref，並在一預定時間消逝之後，為該刷新操作抑止已致能的位元線隔開信號BISL_ref。若該感測放大器致能信號SA_en抑止，則該控制單元300為該刷新操作致能該位元線隔開信號BISL_ref。亦即，該控制單元300在該刷新操作中，為該刷新操作提供該位元線隔開信號BISL_ref給該第二開關50，並在一非刷新操作中，提供一第二位元線隔開信號BISL給該第二開關50。因此，在該刷新操作中，該控制單元300為該刷新操作提供該位元線隔開信號BISL_ref給該第二開關50，其致能期間較該第二位元線隔開信號BISL之致能期間短。在該非刷新操作中，該第一位元線隔開信號BISH和該第二位元線隔開信號BISL係當該第一字元線WL0致能時抑止而當該感測放大器致能信號SA_en致能時致能的信號。
    該控制單元300包括一位元線隔開信號產生單元100及一信號選擇單元200。在此，該位元線隔開信號產生單元100可配置成用於執行該刷新操作。
    在該刷新操作中，該位元線隔開信號產生單元100從該第一字元線WL0致能的時間，至該感測放大器致能信號SA_en致能的時間，為該刷新操作抑止該位元線隔開信號BISL_ref。若該感測放大器致能信號SA_en致能，則該位元線隔開信號產生單元100為該刷新操作致能該位元線隔開信號BISL_ref，並在一預定時間消逝之後，為該刷新操作抑止已致能的位元線隔開信號BISL_ref。若該感測放大器致能信號SA_en抑止，則該位元線隔開信號產生單元100為該刷新操作致能該位元線隔開信號BISL_ref。
    該信號選擇單元200為該刷新操作提供該位元線隔開信號BISL_ref給該第二開關50，並在該非刷新操作中，提供該第二位元線隔開信號BISL給該第二開關50。
    該信號選擇單元200可實行為一多工器。若一刷新信號Refresh致能，則該信號選擇單元200為該刷新操作提供該位元線隔開信號BISL_ref給該第二開關50。若該刷新信號Refresh抑止，則該信號選擇單元200提供該第二位元線隔開信號BISL給該第二開關50。
    如在第4圖中所例示，該位元線隔開信號產生單元100包括一脈波(pulse)產生單元110及一信號組合單元120。
    若該感測放大器致能信號SA_en致能，則該脈波產生單元110產生一第一脈波pulse1，並在一預定時間消逝之後，產生一第二脈波pulse2。舉例來說，若該感測放大器致能信號SA_en致能則該脈波產生單元110產生將致能的第一脈波pulse1，以及若該感測放大器致能信號SA_en抑止則該脈波產生單元110產生該第二脈波pulse2。該感測放大器致能信號SA_en之致能時間，相等於該第一位元線隔開信號BISH之致能時間和第二位元線隔開信號BISL之致能時間。因此，根據本發明之一具體實施例之構成該位元線隔開信號產生單元100的脈波產生單元110，使用該第二位元線隔開信號BISL。此領域技術人士應可了解其為簡單設計修飾例，該位元線隔開信號產生單元100在相等於感測放大器致能信號SA_en之致能時間的時間，不僅使用該第二位元線隔開信號BISL，亦使用致能的一信號。
    該脈波產生單元110產生該第一脈波pulse1和該第二脈波pulse2，以回應該第二位元線隔開信號BISL。舉例來說，若該第二位元線隔開信號BISL致能，則該脈波產生單元110產生該第一脈波pulse1。該脈波產生單元110在第一脈波pulse1抑止的時間產生致能的第二脈波pulse2。亦即，該脈波產生單元110在該第一脈波pulse1之致能期間結束的時間，產生該第二脈波pulse2。
    該脈波產生單元110包括一第一上升邊緣脈波產生單元111和一第二上升邊緣脈波產生單元112。
    該第一上升邊緣脈波產生單元111在該第二位元線隔開信號BISL致能至一高位準的時間，產生致能至一低位準的第一脈波pulse1。
    該第一上升邊緣脈波產生單元111包括一第一延遲單元111-1、一第一反相器(inverter)IV11及一第一反及閘(NAND gate)ND11。該第一延遲單元111-1接收該第二位元線隔開信號BISL。該第一反相器IV11接收該第一延遲單元111-1之一輸出信號。該第一反及閘ND11接收該第二位元線隔開信號BISL及該第一反相器IV11之一輸出信號，以產生該第一脈波pulse1。
    當該第一脈波pulse1抑止至該高位準時，該第二上升邊緣脈波產生單元112產生該第二脈波pulse2。
    該第二上升邊緣脈波產生單元112包括一第二延遲單元112-1、一第二反相器IV12、一第三反相器IV13及一第二反及閘ND12。該第二延遲單元112-1接收該第一脈波pulse1。該第二反相器IV12接收該第二延遲單元112-1之一輸出信號。該第二反及閘ND12接收該第一脈波pulse1及該第二反相器IV12之一輸出信號。該第三反相器IV13接收該第二反及閘ND12之一輸出信號，以產生該第二脈波pulse2。
    該信號組合單元120接收該第二位元線隔開信號BISL、該第一脈波pulse1、第二脈波pulse2及該感測放大器致能信號SA_en。舉例來說，若該第二位元線隔開信號BISL抑止至該低位準，則該信號組合單元120為該刷新操作抑止該位元線隔開信號BISL_ref至一低位準。若該第一脈波pulse1致能至該低位準，則該信號組合單元120為該刷新操作致能該位元線隔開信號BISL_ref至該高位準。若該第二脈波pulse2致能至該高位準，則該信號組合單元120為該刷新操作抑止該位元線隔開信號BISL_ref至該低位準。若該感測放大器致能信號SA_en抑止至該低位準，則該信號組合單元120為該刷新操作致能該位元線隔開信號BISL_ref至該高位準。
    該信號組合單元120包括一上拉單元121、一下拉單元122及一閂鎖單元123。
    該上拉單元121拉升一檢測節點Det_node，以回應該第一脈波pulse1及該感測放大器致能信號SA_en。舉例來說，若該第一脈波pulse1致能至該低位準，則該上拉單元121拉升該檢測節點Det_node。若該感測放大器致能信號SA_en抑止至該低位準，則該上拉單元121拉升該檢測節點Det_node。
    該上拉單元121包括一第三電晶體P11和一第四電晶體P12。該第一脈波pulse1輸入至該第三電晶體P11之閘極，一外部電壓VDD施加於該第三電晶體P11之源極，且該檢測節點Det_node耦合於該第三電晶體P11之汲極。該感測放大器致能信號SA_en輸入至該第四電晶體P12之閘極，該外部電壓VDD施加於該第四電晶體P12之源極，且該檢測節點Det_node耦合於該第四電晶體P12之汲極。
    該下拉單元122拉降該檢測節點Det_node，以回應該第二脈波pulse2及該第二位元線隔開信號BISL。舉例來說，若該第二脈波pulse2致能至該高位準，則該下拉單元122拉降該檢測節點Det_node。若該第二位元線隔開信號BISL抑止至該低位準，則該下拉單元122拉降該檢測節點Det_node。
    該下拉單元122包括一第四反相器IV14、一第五電晶體N11和一第六電晶體N12。該第四反相器IV14接收該第二位元線隔開信號BISL。該第四反相器IV14之一輸出信號輸入至該第五電晶體N11之閘極，該檢測節點Det_node耦合於該第五電晶體N11之汲極，且一接地端VSS耦合於該第五電晶體N11之源極。該第二脈波pulse2輸入至該第六電晶體N12之閘極，該檢測節點Det_node耦合於第六電晶體N12之汲極，且該接地端VSS耦合於該第六電晶體N12之源極。
    該閂鎖單元123根據該檢測節點Det_node之位準，為該刷新操作產生該位元線隔開信號BISL_ref。該閂鎖單元123包括一第五反相器IV15、一第六反相器IV16及一第七反相器IV17。該檢測節點Det_node係耦合於該第五反相器IV15之一輸入端。該第六反相器IV16接收該第五反相器IV15的一輸出信號，及輸出其輸出信號至該第五反相器IV15。該第七反相器IV17接收該第五反相器IV15的輸出信號且輸出該位元線隔開信號BISL_ref。舉例來說，若該檢測節點Det_node拉升，則該閂鎖單元123為該刷新操作致能該位元線隔開信號BISL_ref至該高位準。若該檢測節點Det_node拉降，則該閂鎖單元123為該刷新操作抑止該位元線隔開信號BISL_ref至該低位準。
    如以上所說明而配置根據本發明之一具體實施例的半導體記憶體裝置之操作，將參照第1圖、第3圖及第5圖之時序圖進行說明。
    假設該第一基墊10刷新。又，假設高位準資料儲存於該第一基墊10之第一記憶體單體11中。
    該第一字元線WL0致能，以執行該第一基墊10之一刷新操作。在此例中，位元線為第一位元線且位元線桿為第二位元線。該第一字元線WL0致能，使得該第一基墊10之第一記憶體單體11的高位準資料提供給一第一位元線BL。
    若該第一字元線WL0致能，則該第一位元線隔開信號BISH和該第二位元線隔開信號BISL抑止至該低位準。在該刷新操作中，為該刷新操作代替該第二位元線隔開信號BISL輸入至該第二開關50的位元線隔開信號BISL_ref，亦在該第二位元線隔開信號BISL抑止的時間抑止。亦即，當該第一記憶體單體11之資料提供給該第一位元線BL以減少該第一位元線BL之負載時，該第一位元線隔開信號BISH及該位元線隔開信號BISL_ref為該刷新操作抑止，使得該第一位元線BL和該第二位元線BLb自該感測放大器30隔開。
    在該第一記憶體單體11之資料提供給該第一位元線BL之後，亦即，在該第一位元線隔開信號BISH和該第二位元線隔開信號BISL致能至該高位準之後，該感測放大器致能信號SA_en致能，使得該感測放大器30啟用。一第一脈波pulse1在該第二位元線隔開信號BISL致能至該高位準的時間產生。若該第一脈波pulse1產生，則該位元線隔開信號BISL_ref為該刷新操作致能至該高位準，使得該第二開關50耦合於該感測放大器30。亦即，該第一脈波pulse1在該感測放大器致能信號SA_en致能的時間產生。若該第一脈波pulse1產生，則該位元線隔開信號BISL_ref為該刷新操作致能至該高位準，使得該第二開關50及該感測放大器30彼此耦合。
    已啟用的感測放大器30感測並放大在該第一位元線BL和該第二位元線BLb之間電壓位準上的差異。在此例中，該第一位元線BL之電壓位準增加，而該第二位元線BLb之電壓位準降低。
    該第二位元線隔開信號BISL致能至該高位準，亦即，該感測放大器致能信號SA_en致能，且一第二脈波pulse2在一預定時間消逝之後產生。舉例來說，該第二脈波pulse2在該第一脈波pulse1致能且隨後抑止的時間產生。
    若該第二脈波pulse2產生，則該位元線隔開信號BISL_ref為該刷新操作抑止。在該刷新操作中，若該位元線隔開信號BISL_ref為該刷新操作抑止至該低位準，則該感測放大器30及該第二位元線BLb彼此隔開。
    若由已啟用的感測放大器30所降低的第二位元線BLb之電壓位準不再降低，則僅耦合於該感測放大器30的第一位元線BL之電壓位準增加。舉例來說，該第一位元線BL從一電壓位元線預充電(voltage bit line precharge)之位準(VBLP=1/2Vcore)增加至一核心電壓Vcore之位準，且該第二位元線BLb具有較該電壓位元線預充電VBLP之位準低而較該接地電壓VSS之位準高的位準。
    因此，該感測放大器30並未將該第二位元線BLb之電壓位準降低至該接地電壓VSS之位準，使得該感測放大器30之電流消耗在該刷新操作中減少。
    如以上所說明，根據本發明之具體實施例，該感測放大器30之操作電流消耗在一刷新操作中減少，使得可能減少執行該刷新操作的半導體記憶體裝置之電流消耗。又，由於第4圖之第一延遲單元111-1之延遲時間係為該第二位元線及該感測放大器30彼此耦合的時間，故在該刷新操作中的第二位元線之電壓位準可以藉由調整該第一延遲單元111-1之延遲時間而控制。
    同時，本發明係為不僅可以用於半導體記憶體領域亦可以用於使用半導體的電路中的發明。亦即，可以理解本發明包括一線(位元線)，其用於傳輸一信號；一放大單元(感測放大器)，其用於在一致能信號(感測放大器致能信號)之一致能期間，感測並放大一輸入電壓；一開關，其用於當一控制信號(位元線隔開信號)致能時，輸入該線之電壓作為該輸入電壓至該放大單元，以及當該控制信號抑止時，避免該線之電壓輸入至該放大單元；以及一控制單元，其用於在一具體操作模式(刷新操作模式)中，當該致能信號致能時，致能該控制信號，並產生該控制信號，其致能期間較該致能信號之致能期間短。在此例中，該控制單元在一非具體操作模式(非刷新操作模式)中產生該控制信號，其致能期間相等於該致能信號之致能期間。
    雖然以上已說明特定具體實施例，但此領域技術人士應可了解所說明的等具體實施例僅係舉例說明。據此，於文中所說明的裝置不應基於該等所說明的具體實施例而限制。而是，於文中所說明的裝置當與該等以上說明及所附圖式搭配時，應僅根據下列申請專利範圍而限制。
    10‧‧‧第一基墊
    11‧‧‧第一記憶體單體
    20‧‧‧第二基墊
    21‧‧‧第二記憶體單體
    30‧‧‧感測放大器
    40‧‧‧第一開關
    50‧‧‧第二開關
    100‧‧‧位元線隔開信號產生單元
    110‧‧‧脈波產生單元
    111‧‧‧第一上升邊緣脈波產生單元
    111-1‧‧‧第一延遲單元
    112‧‧‧第二上升邊緣脈波產生單元
    112-1‧‧‧第二延遲單元
    120‧‧‧信號組合單元
    121‧‧‧上拉單元
    122‧‧‧下拉單元
    123‧‧‧閂鎖單元
    200‧‧‧信號選擇單元
    300‧‧‧控制單元
    C1‧‧‧第一電容器
    C2‧‧‧第二電容器
    IV11‧‧‧第一反相器
    IV12‧‧‧第二反相器
    IV13‧‧‧第三反相器
    IV14‧‧‧第四反相器
    IV15‧‧‧第五反相器
    IV16‧‧‧第六反相器
    IV17‧‧‧第七反相器
    N1‧‧‧第一電晶體
    N2‧‧‧第二電晶體
    N3‧‧‧第三電晶體
    N4‧‧‧第四電晶體
    N11‧‧‧第五電晶體
    N12‧‧‧第六電晶體
    ND11‧‧‧第一反及閘
    ND12‧‧‧第二反及閘
    P11‧‧‧第三電晶體
    P12‧‧‧第四電晶體
    pulse1‧‧‧第一脈波
    pulse2‧‧‧第二脈波
    Refresh‧‧‧刷新信號
    VCP‧‧‧單體板電壓
    VSS‧‧‧接地電壓
    Vcore‧‧‧核心電壓
    BL‧‧‧位元線
    BLb‧‧‧位元線桿
    BISH‧‧‧第一位元線隔開信號
    BISL‧‧‧第二位元線隔開信號
    BISL_ref‧‧‧位元線隔開信號
    WL0‧‧‧第一字元線
    WL1‧‧‧第二字元線
    SA_en‧‧‧感測放大器致能信號
    特徵、態樣及具體實施例係搭配所附圖式進行說明，其中：第1圖係根據本發明之一具體實施例的半導體記憶體裝置之配置圖。
    第2圖係一般半導體記憶體裝置之時序圖。
    第3圖係根據本發明之具體實施例的控制單元之配置圖。
    第4圖係為刷新(在第3圖中所例示)的位元線隔開信號產生單元之配置圖。
    第5圖係根據本發明之一具體實施例該控制單元所施加的半導體裝置之時序圖。
    10‧‧‧第一基墊
    11‧‧‧第一記憶體單體
    20‧‧‧第二基墊
    21‧‧‧第二記憶體單體
    30‧‧‧感測放大器
    40‧‧‧第一開關
    50‧‧‧第二開關
    WL0‧‧‧第一字元線
    WL1‧‧‧第二字元線
    N1‧‧‧第一電晶體
    N2‧‧‧第二電晶體
    N3‧‧‧第三電晶體
    N4‧‧‧第四電晶體
    C1‧‧‧第一電容器
    C2‧‧‧第二電容器
    VCP‧‧‧單體板電壓
    BL‧‧‧位元線
    BLb‧‧‧位元線桿
    BISH‧‧‧第一位元線隔開信號
    BISL‧‧‧第二位元線隔開信號
    SA_en‧‧‧感測放大器致能信號
    权利要求:
    Claims (19)
    [1] 一種半導體記憶體裝置，其包含：一第一開關，其配置成將一第一位元線及一感測放大器彼此連接/隔開，以回應一第一位元線隔開信號；一第二開關，其配置成將一第二位元線及該感測放大器彼此耦合，以回應一第二位元線隔開信號；以及一控制單元，其配置成為一刷新(refresh)操作產生一位元線隔開信號，其致能(enable)期間較該第二位元線隔開信號之致能期間短，並在一刷新操作中提供為該刷新操作所產生的位元線隔開信號給該第二開關。
    [2] 如申請專利範圍第1項所述之半導體記憶體裝置，其中該第二位元線之電壓位準在該刷新操作中降低至較一接地電壓高的一第一位準。
    [3] 如申請專利範圍第1項所述之半導體記憶體裝置，其中該第一位元線係為一位元線，且該第二位元線係為一位元線桿。
    [4] 如申請專利範圍第1項所述之半導體記憶體裝置，其中在一非刷新操作中，該第一位元線隔開信號和該第二位元線隔開信號係當一字元線致能時抑止(disabled)且當一感測放大器致能信號致能時致能的信號。
    [5] 如申請專利範圍第4項所述之半導體記憶體裝置，其中在該刷新操作中，該控制單元藉由當該第二位元線隔開信號抑止時，為該刷新操作抑止該位元線隔開信號，藉由當該第二位元線隔開信號致能時，為該刷新操作致能該位元線隔開信號，且隨後在一預定時間之後為該刷新操作抑止該位元線隔開信號，以及藉由當該感測放大器致能信號抑止時，為該刷新操作致能該位元線隔開信號，而為該刷新操作提供該位元線隔開信號給該第二開關。
    [6] 如申請專利範圍第5項所述之半導體記憶體裝置，其中該控制單元包含：一脈波(pulse)產生單元，其配置成當該第二位元線隔開信號致能時，產生一第一脈波，以及當一預定時間在該第一脈波產生之後消逝時，產生一第二脈波；一信號組合單元，其配置成為該刷新操作產生該位元線隔開信號，以回應該第二位元線隔開信號、該第一脈波、該第二脈波及該感測放大器致能信號；以及一信號選擇單元，其配置成為該刷新操作提供該第二位元線隔開信號或該位元線隔開信號給該第二開關，以回應一刷新信號。
    [7] 如申請專利範圍第6所述項之半導體記憶體裝置，其中當該第二位元線隔開信號抑止時，該信號組合單元為該刷新操作抑止該位元線隔開信號；當該第一脈波產生時，該信號組合單元為該刷新操作致能該位元線隔開信號；當該第二脈波產生時，該信號組合單元為該刷新操作抑止該位元線隔開信號；以及當該感測放大器致能信號抑止時，該信號組合單元為該刷新操作致能該位元線隔開信號。
    [8] 一種半導體記憶體裝置，其包含：一位元線；一位元線桿；一感測放大器；以及一控制單元，其配置成在一刷新操作中，在該感測放大器啟用(activated)的一期間，將從該位元線及該位元線桿選擇的一者耦合於該感測放大器，並在較該感測放大器啟用的期間短的一期間，將從該位元線及該位元線桿選擇的另一者耦合於該感測放大器。
    [9] 如申請專利範圍第8項所述之半導體記憶體裝置，其中該位元線桿之電壓位準在該刷新操作中降低至較一接地電壓高的一第一位準。
    [10] 如申請專利範圍第8項所述之半導體記憶體裝置，其中在一非刷新操作中，該控制單元在該感測放大器之一啟用期間，將該位元線及該位元線桿耦合於該感測放大器。
    [11] 如申請專利範圍第10項所述之半導體記憶體裝置，其中該控制單元將該感測放大器及該位元線桿彼此隔開，直到一字元線致能且該感測放大器啟用；當該感測放大器啟用時，為一預定時間該控制單元將該感測放大器及該位元線彼此耦合；在該預定時間消逝之後，該控制單元將該感測放大器及該位元線桿彼此隔開；以及當該感測放大器非啟用時，該控制單元將該感測放大器及該位元線桿彼此耦合。
    [12] 如申請專利範圍第11項所述之半導體記憶體裝置，更包含一開關，其配置成將該位元線桿及該感測放大器彼此連接/隔開，以回應一位元線信號。
    [13] 如申請專利範圍第12項所述之半導體記憶體裝置，其中該控制單元抑止該位元線隔開信號，以將該感測放大器及該位元線桿彼此隔開，直到該字元線致能且該感測放大器啟用；當該感測放大器啟用時，該控制單元致能該位元線隔開信號，以為一預定時間將該感測放大器及該位元線彼此耦合；在該預定時間消逝之後，該控制單元抑止該位元線隔開信號，以將該感測放大器及該位元線桿彼此隔開；當該感測放大器非啟用時，該控制單元致能該位元線隔開信號，以將該感測放大器及該位元線桿彼此耦合。
    [14] 如申請專利範圍第13項所述之半導體記憶體裝置，其中該控制單元包含：一脈波產生單元，其配置成當一感測放大器致能信號致能時，產生一第一脈波，以及當一預定時間在該第一脈波產生之後消逝時，產生一第二脈波；以及一信號組合單元，其配置成當該字元線致能時，抑止該位元線隔開信號，且當該第一脈波產生時，致能該位元線隔開信號，而當該第二脈波產生時，抑止該位元線隔開信號，及當該感測放大器致能信號抑止時，致能該位元線隔開信號。
    [15] 一種半導體記憶體裝置，其包含：一第一位元線，其配置成當一第一字元線致能時，提供一第一基墊(mat)之資料；一第二位元線，其配置成當一第二字元線致能時，提供一第二基墊之資料；一感測放大器，其配置成感測並放大該第一位元線之電壓位準和該第二位元線之電壓位準，以回應一感測放大器致能信號；一第一開關，其配置成當一第一位元線隔開信號致能時，將該第一位元線及該感測放大器彼此耦合；一第二開關，其配置成當一第二位元線隔開信號致能時，將該第二位元線及該感測放大器彼此耦合；以及一控制單元，其配置成在一刷新操作中，抑止該第一位元線隔開信號和該第二位元線隔開信號，直到該第一字元線致能且該感測放大器致能信號致能，且當該感測放大器致能信號致能時，致能該第一位元線隔開信號和該第二位元線隔開信號，而在一預定時間消逝之後，抑止已致能的第二位元線隔開信號，及當該感測放大器致能信號抑止時，致能該第二位元線隔開信號。
    [16] 如申請專利範圍第15項所述之半導體記憶體裝置，其中在一非刷新操作中，當該第一字元線致能時，該第一位元線隔開信號和該第二位元線隔開信號抑止，以及當該感測放大器致能信號致能時，該第一位元線隔開信號和該第二位元線隔開信號致能。
    [17] 如申請專利範圍第16項所述之半導體記憶體裝置，其中該控制單元抑止該第二位元線隔開信號，直到該第一字元線致能且該感測放大器信號致能；當該感測放大器致能信號致能時，該控制單元致能該第二位元線隔開信號，且隨後在一預定時間之後抑止該第二位元線隔開信號；以及當該感測放大器致能信號抑止時，該控制單元致能該第二位元線隔開信號。
    [18] 一種半導體積體電路，其包含：一線，其配置成傳輸一信號；一放大單元，其配置成在一致能信號之一致能期間，感測並放大一輸入電壓；一開關，其配置成當一控制信號致能時，將該線之一電壓作為該輸入電壓輸入至該放大單元，以及當該控制信號抑止時，避免該線之電壓輸入至該放大單元；以及一控制單元，其配置成在一具體操作模式中，當該致能信號致能時，致能該控制信號，並產生該控制信號，其致能期間較該致能信號之致能期間短。
    [19] 如申請專利範圍第18項所述之半導體積體電路，其中該控制單元在一非具體操作中產生該控制信號，其具有相等於該致能信號之致能期間的一致能期間。
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